Короткий ответ — да. Для Zynq UltraScale+ (включая XCZU9EG) уже есть готовые IP и референс‑реализации PCIe Gen3.
Детали и варианты:
- Внутри XCZU9EG есть «hard» PCIe‑блок (Integrated Block for PCI Express) и высокоскоростные трансиверы (GTY/GTH), которые поддерживают PCIe Gen3 (обычно реализуют x1/x2/x4 и т.д., в зависимости от конфигурации). Этот блок доступен через Vivado IP Catalog (обычно как PCIe 3.0 / pcie_3_0 или «Integrated Block for PCI Express»).
- Xilinx/AMD публикует примеры и reference designs для UltraScale+ MPSoC (например, для плат семейства ZCUxxx — в Vivado Example Designs и в Xilinx GitHub). В этих примерах есть как RC (Root Complex), так и Endpoint реализации, часто с DMA (XDMA) для упрощённого вывода/ввода.
- Готовые решения от сторонних вендоров. Если нужен более «boxed» IP или поддержка (формальные верификации, PCIe‑комплаенс тесты), есть поставщики типа PLDA, Synopsys и др., которые предлагают PCIe Gen3 IP, совместимые с UltraScale+.
Что нужно уточнить, чтобы дать конкретную ссылку/проект:
- Нужен ли вам Endpoint (устройство) или Root Complex (хост)?
- Какая ширина шин (x1/x2/x4/x8)?
- Вы используете референс‑плату (например ZCU102/ZCU106) или собственную плату с XCZU9EG?
- Нужны ли DMA, драйверы Linux, пример Vitis/SDK проекта?
Если хотите, могу:
- подсказать конкретный пример в Vivado (название example design) для ZCU102/ZCUxxx;
- или привести ссылки на GitHub‑референсы и на Xilinx IP/документацию;
- или помочь с шагами по созданию PCIe‑дизайна (конфигурация IP, плейаут трасс, настройки GTY, сборка образа Linux).